Сообщается, что AMD строит свои будущие процессорные матрицы (CCD) «Zen 5» и «Zen 5c» на двух разных литейных узлах, говорится в отчете китайского издания UDN. ПЗС-матрица Zen 5, которая будет использоваться в будущих настольных процессорах Ryzen «Granite Ridge», мобильных процессорах «Fire Range» и серверных процессорах EPYC «Turin», как сообщается, будет построена на 4-нм литейном узле EUV, немного более продвинутом, чем текущий узел. 5-нм EUV, на котором компания создает ПЗС-матрицы Zen 4. ПЗС-матрица «Zen 5c» или чипсет с ядрами исключительно «Zen 5c» в конфигурации высокой плотности; с другой стороны, будет построен на еще более совершенном 3-нм литейном узле EUV, говорится в отчете. Обе ПЗС-матрицы будут запущены в массовое производство во втором квартале 2024 года, а запуск новых продуктов ожидается во второй половине года.
Чиплет Zen 5c имеет гигантские 32 ядра, распределенные по двум CCX по 16 ядер каждый. Каждый CCX имеет 16 ядер, совместно использующих кэш-память третьего уровня объемом 32 МБ. Это значит втиснуть в эти 32 ядра по 1 МБ кэша второго уровня каждое; и в общей сложности 64 МБ кэш-памяти L3, которые AMD может использовать на 3-нм литейном узле. Другой причиной может быть напряжение. Если судить по «Zen 4c», то ядро «Zen 5c» представляет собой сильно компактный вариант «Zen 5», который работает в более низком диапазоне напряжений, чем его старший брат, без каких-либо изменений в IPC или наборах команд. Решение перейти на 3-нм техпроцесс может быть шагом, направленным на увеличение тактовой частоты при более низких напряжениях, в попытке повысить производительность поколений за счет тактовых частот, помимо IPC и количества ядер. Процессор EPYC с чипсетами Zen 5c будет иметь не более шести таких больших CCD с максимальным количеством ядер 192. Обычный CCD Zen 5 имеет всего 8 ядер в одном CCX с 32 МБ общей кэш-памяти L3. среди ядер; и предоставление TSV для вертикального 3D-кэша для увеличения кеша L3 в специальных вариантах.
